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結構特征信噪比=78.2 dBFS@70 MHz和125 MSPSSFDR=88 dBc@70 MHz和125 MSPS低效率：750 mW@125 MSPS1.8 V模仿主機電源操控1.8V CMOS或LVDS輸出電原整數1到8鍵盤輸入石英鐘分頻器中頻采集率為300 MHz?153.6 dBm/Hz小4g信號搜索背景噪聲，200Ω搜索70 MHz和125 MSPS時的抗阻自選片上發抖可編譯程序內外ADC基準值電流值集成化ADC監測和維持手機輸入靈巧的模擬機輸進范疇：1 V p-p至2 V p-p擁有650 MHz速率的差分仿真模擬輸進ADC秒表占空比平衡器95 dB傳輸屏蔽/串擾串口把控我們可增加，原機診斷試（BIST）系統低碳跳閘機制

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